內設水平計數器hcnt和垂直計數器vcnt。由于顯示屏每個時鐘周期鎖存8個像素值，所以顯示1 024個像素值所需行周期為128個Tclk(行時鐘周期)。當hcnt計數器值為HBP時表示行有效顯示區域開始，hcnt計數器值為HBP128時表示行有效顯示區域結束，hent計數器值為HSYN-Ccycle時，完成一行顯示，vcnt計數器加1。當vcnt計數器值為VBP時，垂直有效顯示區域開始，當vcnt計數器值為VBP768時，垂直有效顯示區域結束，當vcnt計數器值為VSYNC cycle時，完成一幀圖像顯示。行場時序關系如圖3所示。
1．7 FFT模塊
FFTV 9．1 IP核采用Cooley-Tukey基-2 DIF算法，其FFT變換原始公式為：
因為采用了數據流模式，經過變換的數據可以連續輸出，即輸出數據不會因為圖像數據的輸入而停止數據輸出，同時輸入數據也不會因為處理后的數據正在輸出而停止繼續輸入，保證了數據轉換和傳輸的連續性，提高了數據處理的速度和效率。因為FFT通過異步FIFO向屏幕輸出數據，而FIFO的讀數據是寫數據的4倍速，假如讀時鐘和寫時鐘都為100 MHz，那么有可能會在某一行里出現FIFO被取空，而無法向屏幕輸出有效數據的情況。為保證FIFO向屏幕輸出圖像數據的連續性，就要充分利用VBP，VFP，HBP和HFP的時間，在每一行的開始，如果FIFO沒滿，那么啟動FFT進行數據轉換。若圖像的分辨率為M×N并且在VBP期間FIFO已被寫滿，則FIFO，FFT核、行場周期以及圖像分辨率間關系的計算公式如下：
式中：Deepth是異步FIFO的數據深度，單位為B；THSYNC cycle是行周期；Tclk是異步FIFO，FFT核、行場時序控制器模塊的驅動時鐘周期。當△>O時，系統會連續實時地處理圖像；當△0。
2 實驗仿真結果和測量結果分析
圖4是采用Modelsim 6．5b進行功能仿真的結果。利用QuartusⅡV9．1自帶的TimeQuest Timing Analyzer進行時序約束后，在實驗板上的場信號測量結果如圖5所示，場掃描頻率已達到368 Hz，經測量其他引腳輸出信號也均滿足時序要求。由于FPGA器件資源限制，對圖像做了256點FFT變換，經實驗驗證，該設計能夠實現圖像的實時處理，代碼達到了預期設計效果。
3 結語
采用Himax的LCoS屏HX7308BTJFA作為顯示器件，其尺寸為14．43mm×10．69mm，大小可跟1枚1元硬幣相比擬，很容易實現三維投影微顯示。因VerilogHDL有很強的可移植性，便于以后對代碼的升級和維護。FPGA內部資源畢竟有限，文中敘述可知，若顯示分辨率較大的圖像，光靠內部資源實現異步FIFO是不可能的，所以在此提出兩種方案：第一，換一片性能較高的芯片，滿足寫FIFO速率等于讀FIFO速率的要求，這樣就能達到讀／寫數據的動態平衡，保證了圖像的連續顯示；第二，采用外部存儲器SDRAM存儲源圖像和FFT處理后的數據，采用DDRII技術讀取數據，使讀／寫FIFO的速率匹配。受FPGA芯片資源限制，該設計采用分辨率為176×144的圖像進行了系統功能驗證，尚未實現圖像濾波以及FFT逆變換，未來可將代碼移植在高端的FPGA芯片上繼續開發數據處理功能。
